hjwb.net
当前位置:首页 >> 4位移位寄存器vErilog >>

4位移位寄存器vErilog

module sipo(output reg [3:0] q, input wire data_in, clk,clr); always@(posedge clk) begin if(clr) q

1. shift reg module shift_4(clk,rst,in,out) input clk,rst; input in; output out; wire out; reg [3:0] shiftreg; always@(posedge clk or negedge rst) // 异步清零 if(!rst) shiftreg

if(direction==0) a

if(direction==0) a

module shift( in, clk, en, clr, set, out ); input [7:0]in; //input data input clk; //input clock input en; //input enable high enable input clr; //input clear low enable input [2:0]set; //input set :set num of shift bit output ...

50分让人给你写代码。可能吗?这在外面都是给钱让人写的。 算法很简单: 4位寄存器为例 : data{ data[2:0],1'b0 }; 不断迭代,末位补0即可。

module yiweijicun(in,out,clk,rst); input [7:0] in; input clk,rst; output [7:0] out; reg [7:0] out; reg [7:0] temp; always @(posedge clk) begin if (!rst) out=0; else begin if(load) temp=in; else begin out=(out

module a(clk,din,dout); input clk,din; output dout; reg [3:0] rdata; assign dout = rdata[3]; always@(posedge clk) rdata

实现效果来说是一样的,都是四位寄存器型,只不过你使用的时候需要注意对应位匹配就是

input clk; input rst; input [7:0] data_in; output [7:0] data_out; reg [7:0] data; wire data_out; always @ (posedge clk or negedge rst) if (~rst) data

网站首页 | 网站地图
All rights reserved Powered by www.hjwb.net
copyright ©right 2010-2021。
内容来自网络,如有侵犯请联系客服。zhit325@qq.com